LPC1752 BEWAPEN Ontwikkelingsraad met 32 bits 64 KB SRAM met Ethernet/USB 2.0 Gastheer

LPC1752 het WAPEN met 32 bits schors-M3 MCU tot 512 kB flits en 64 kB SRAM met Ethernet, USB 2,0 Gastheer/Device/OTG, KAN

1. Algemene beschrijving

LPC1758/56/54/52/51 is WAPEN schors-M3 gebaseerde microcontrollers voor ingebed
toepassingen die een hoog niveau van integratie en lage machtsconsumptie kenmerken. Het WAPEN
Schors-m3 is een volgende generatiekern die systeemverhogingen zoals verbeterd aanbiedt
zuiver eigenschappen en een hoger niveau van de integratie van het steunblok.
LPC1758/56/54/52/51 werkt bij cpu-frequenties van zelfs 100 Mhz. Het WAPEN
Schors-m3 cpu neemt een 3 stadiumpijpleiding op en gebruikt een architectuur van Harvard met
afzonderlijke lokale instructie en gegevensbussen evenals een derde bus voor randapparatuur. Het WAPEN
Schors-m3 cpu omvat ook een interne prefetcheenheid die speculatief steunt
het vertakken zich.
De randaanvulling van LPC1758/56/54/52/51 omvat tot 512 kB as fl
geheugen, tot 64 kB van gegevensgeheugen, Ethernet-MAC, USB-Apparaat/Host/OTG-interface,
KAN controlemechanisme van DMA van het 8 kanaal algemene doel, 4 UARTs, 2 kanalen, 2 SSP controlemechanismen,
SPI-interface, 3 I
2
C-bus interfaces, 2 ingevoerd plus 2 output I
2
S-bus interface, kanaal 6
12 beetje ADC, 10 beetje DAC, motorcontrole PWM, interface van de Kwadratuurcodeur, algemene 4
doeltijdopnemers, 6 output algemeen doel PWM, ultra-low machtsklok In real time (RTC)
met afzonderlijke batterijlevering, en tot 52 algemeen doel I/O spelden
 

2. Eigenschappen

De bewerker van WAPEN schors-M3, die bij frequenties van zelfs 100 Mhz lopen. Een geheugen
De beschermingseenheid (MPU) ondersteunend acht gebieden is inbegrepen.
I
Het WAPEN schors-M3 ingebouwde Genestelde Vectored onderbreekt Controlemechanisme (NVIC).
I
Tot 512 kB op-spaanderfl as programmeringsgeheugen. De verbeterde fl versneller van het asgeheugen
laat hoge snelheid toe 100 Mhz-verrichting met nul wachtstatussen.
I
In-systeem (ISP) programmeren en in-Toepassing die (IAP) via op-spaander programmeren
bootloader software.
I
De op-spaander SRAM omvat:
N
Tot 32 kB van SRAM op cpu met lokale code/gegevensbus voor krachtig
Cpu-toegang.
N
Twee/één 16 kB SRAM blokken met afzonderlijke toegangswegen voor hogere productie.
Deze SRAM-blokken kunnen voor Ethernet (LPC1758 slechts), USB, en DMA worden gebruikt
geheugen, evenals voor algemeen doelcpu instructie en gegevensopslag.
I
Het controlemechanisme van DMA van het acht kanaal Algemene Doel (GPDMA) op multilayer AHB
matrijs die met SSP, I kan worden gebruikt
2
S-bus, UART, Analoog-digitaal en
Digitaal-analoge convertorrandapparatuur, de signalen van de tijdopnemergelijke, en voor
geheugen-aan-geheugen overdrachten.